1.引言
在數字電視的概念提出以前，高清晰度電視的開發(fā)是以模擬電視技術為基礎的。數字電視的開發(fā)工作始于1980年代末期，當時集成電路技術與計算機技術的發(fā)展使得將高清晰圖象和高保真音響以數字技術壓縮進單一模擬電視頻道成為可能。
在有限帶寬內傳輸高清晰度電視對視頻、音頻壓縮編碼和信道編碼都提出了更高的要求，而且在地面?zhèn)鬏數那闆r下無線環(huán)境的各種衰落和干擾也不可避免，同時考慮到移動環(huán)境下的接收需求，在新一代的地面數字電視傳輸系統(tǒng)中必需引入無線通信的最新技術。數字電視廣播和現代數字通信技術的結合，使得傳統(tǒng)的電視傳媒得以在通信網絡的基礎上新生。
我們在數字電視傳輸系統(tǒng)設計中采用了Cadence公司的系統(tǒng)級設計與仿真軟件SPW(Signal Processing Worksystem)。在大型系統(tǒng)設計中只有實現算法和系統(tǒng)級的優(yōu)化，才能對系統(tǒng)性能有極大的提升，因為它比底層優(yōu)化具有更大的優(yōu)化空間。
2.理想系統(tǒng)仿真
數字電視傳輸系統(tǒng)涉及調制、編碼、發(fā)送和接收、解碼、解調諸多子系統(tǒng)，但信道的建模對系統(tǒng)性能具有重要意義。在設計方法學上，可先考慮建立信道噪聲和干擾不存在的理想傳輸信道，即著重調制、解調、編碼與解碼系統(tǒng)的設計。若以信號幀為基本信息單元，信號幀的同步頭采用沃爾斯(Walsh)編碼的偽隨機序列，數據體采用多載波調制(OFDM)信號且由保護間隔(Guard Interval)和離散傅里葉變換（DFT）模塊構成。
用SPW可以方便地調整參數及替換相關的模塊，以便系統(tǒng)的總體性能最佳。對調制方式、糾錯外碼、時域和頻域的交織編碼、糾錯內碼的描述如信號流程圖如圖1所示。相應的接收過程是解碼、解交織、解調制的過程，選用何種模式及選用什么參數只需在設計中簡單地修改即可，不斷調整參數和模塊可實現系統(tǒng)總體性能的最優(yōu)化。
在調制和編碼過程中提供了若干種可選的模式，如外碼選用高數據率的RS(208,200)或高保護率的RS(208,188)等。這主要是為了對不同的數據提供不同的優(yōu)先級和保護級別，達到分層傳輸的目的。理想系統(tǒng)仿真只對成幀、分幀、編碼和調制驗證其可行性。仿真分兩部分：1)信號源用給定數據碼流，以在接收端得到源碼流為仿真正確的標準。2)信號源為一幀圖象，在接收端解碼后恢復此圖象，這是一個直觀正確的結果。
3．高斯白噪聲（AWGN）和多徑性能研究。
因多徑建模和信道估計算法相對較為復雜，故仿真較耗時。除了參數仿真，還做了MPEG2碼流的仿真。
對應美國標準mpath_b信道模型，與本系統(tǒng)根據接收信號作出的信道估計結果作對比�？梢钥闯鲞@兩者是非常匹配的。
4．系統(tǒng)同步性能仿真。
設計包括transmitter、Code acquisition、STR、AFC、FFT和Channel Estimation等部分，完整地實現了系統(tǒng)同步功能。
Time(ms)域示出的是實際系統(tǒng)運行的時間(與仿真時間不同)，下面各域表示頻率偏移、時間偏移以及設計系統(tǒng)同步電路估計出來的頻偏和時偏，右半部分的域表示了信道估計之前和之后對應的星座圖。從仿真可以得到整個碼同步捕獲時間僅僅需要5ms, 這比同類系統(tǒng)的同步時間大大縮短，且時偏和頻偏的糾正都達到了設計要求。
5．分層傳輸性能仿真
本系統(tǒng)中HDTV和SDTV以復合信號的形式傳輸。該復合信號由基本信號和增強信號兩部分組成并且分別以不同的優(yōu)先級別傳送，基本信號和增強信號一起可以產生HDTV信號，僅用基本信號可以產生SDTV信號。這種方法的效率稍低于只傳送HDTV信號，但是SDTV信號的抗干擾能力比HDTV大大提高，特別適合于移動接收環(huán)境。具體實現中對基本信號（base signal）采用高保護級，而對增強信號(enhanced signal)采用一般保護級，這樣可以實現SDTV和HDTV電視信號的分層傳輸。仿真時給出兩組信號源，將HDTV和SDTV以復合信號的形式進行傳輸，對應于不同的調制方式。仿真結果表明系統(tǒng)在信噪比很高(如22dB)時能夠接收到高清晰度的電視信號，信噪比下降以后(如10dB) 由于高保護級的信號仍然能夠被接收，所以用戶還可以接收標準清晰度的數字電視信號，甚至當信噪比已經無法忍受時仍然能夠收聽到高保真的聲音。
綜上所述，采用SPW軟件進行系統(tǒng)級設計與仿真可以讓設計者把主要的精力放在系統(tǒng)的算法實現及優(yōu)化上面，而不必過多地考慮具體硬件實現。當這些系統(tǒng)級仿真都全部完成以后，我們可以采用Cadence的硬件設計系統(tǒng)HDS、Verilog仿真軟件Verilog-XL和NC-Verilog、SPW和Verilog描述的接口協同仿真軟件等把SPW中的系統(tǒng)設計轉換為Verilog語言硬件描述，之后再用FPGA實現、PCB布板進行驗證。最后把完整的設計做成ASIC。
