隨著寬帶和無線網(wǎng)絡的普及和進一步發(fā)展、人們對視頻通信、視頻播放等數(shù)字媒體服務的要求越來越多，而網(wǎng)絡視頻監(jiān)控就是在這樣的市場環(huán)境下應運而生。該系統(tǒng)整合了FPGA數(shù)字視頻信號處理技術、CDNA網(wǎng)絡和Internet網(wǎng)絡的優(yōu)勢，無論您身在何處、任何時間，都可以迅速接入系統(tǒng)，隨時隨地的進行遠程監(jiān)控管理。CDMA無線網(wǎng)絡視頻監(jiān)控系統(tǒng)可以和其他的有線/無線網(wǎng)絡多媒體視頻監(jiān)控系統(tǒng)兼容，便于用戶在不同網(wǎng)絡環(huán)境下的使用。

    2系統(tǒng)整體構成

    系統(tǒng)整體框圖如圖1所示。

    圖1系統(tǒng)整體框圖

    本文實現(xiàn)的視頻監(jiān)控系統(tǒng)主要分為兩部分：第一部分，利用硬件描述語言實現(xiàn)視頻采集，視頻VGA顯示，視頻壓縮，視頻緩沖存儲。第二部分，在FPGA中嵌入NiosⅡ軟核，通過NiosⅡ軟核控制，將緩沖區(qū)的壓縮好的視頻數(shù)據(jù)通過CDMA無線模塊傳輸?shù)竭h端服務器。

    系統(tǒng)整體框圖各部分功能如下：

    視頻采集部分；將攝像頭采集進來的模擬視頻數(shù)據(jù)轉(zhuǎn)換為數(shù)字視頻數(shù)據(jù)，并獲取相應視頻控制信號。視頻格式轉(zhuǎn)換部分；將采集模塊輸出的視頻數(shù)據(jù)轉(zhuǎn)換成需要的視頻格式。視頻緩存部分；將視頻數(shù)據(jù)暫存在FIFO中，然后由FIFO轉(zhuǎn)存在SDRAM中。CDMA模塊部分；將壓縮好的視頻數(shù)據(jù)通過CDMA傳輸?shù)竭h端服務器。VGA視頻顯示部分；將攝像頭采集進來的視頻通過VGA接口，在本地顯示器顯示。NiosⅡ控制部分；當監(jiān)控系統(tǒng)發(fā)現(xiàn)異常現(xiàn)象時，NiosⅡ控制系統(tǒng)控制視頻壓縮、視頻緩存和CDMA模塊三部分協(xié)調(diào)工作，將壓縮好的視頻數(shù)據(jù)由CDMA傳輸給遠端服務器。遠端服務器將CDMA傳送回來的圖像數(shù)據(jù)在上位機上解壓以圖片方式顯示，并記錄事件發(fā)生時間。

    用戶端將CDMA傳回的數(shù)據(jù)經(jīng)由提供的解碼記錄軟件，在PC機顯示，并記錄事件發(fā)生時間。

    3系統(tǒng)設計與實現(xiàn)

    本系統(tǒng)設計主要包括以下模塊：圖像采集模塊，圖像處理模塊，VGA顯示模塊，CDMA無線傳輸模塊，遠端服務器。

    3.1圖像采集模塊

    采集模塊是整個系統(tǒng)非常重要的前端，采集質(zhì)量的好壞將直接影響整個系統(tǒng)的識別效果，同時采集的速度也是整個系統(tǒng)設計速度的瓶頸所在。

    本設計中采用了ADV7181來完成視頻處理。ADV7181對視頻信號進行采樣解碼后，得到與CCIR656標準兼容的YCrCb4:2:2格式的輸出編碼。要對YCrCb4:2:2格式的數(shù)字圖像數(shù)據(jù)進行后續(xù)處理。

    彩色CCD攝像頭采集到的模擬視頻信號，經(jīng)過ADV7181芯片的解碼得到數(shù)字視頻信號。ADV7181芯片通I2C總線控制，I2C控制模塊是由自定義外設實現(xiàn)的，SOPC提供的IP核只需對其參數(shù)進行配置便可加入到該系統(tǒng)中。圖像采集模塊如圖2所示。

    圖2圖像采集模塊

    2C20通過I2C來控制ADV7181B對視頻信號的采樣。ADV7181B芯片產(chǎn)生的數(shù)字視頻信號、控制信號和狀態(tài)信號送入控制芯片F(xiàn)PGA中，即把場同步信號VREF、行同步信號HREF、奇偶場標志信號RTS0、片選信號CE、垂直同步信號VS、象素時鐘信號LLC2以及數(shù)字視頻信號VPO等管腳連接到FPGA芯片，以獲知各種采集信息。

    由于攝像頭輸出模擬信號，需要經(jīng)過視頻A/D轉(zhuǎn)化后，把模擬視頻信號轉(zhuǎn)化成數(shù)字視頻信號，輸入進FPGA芯片，F(xiàn)PGA根據(jù)狀態(tài)信號SRTS0把奇偶場圖像信號分別存儲在SDRAM（ODD）和SDRAM（EVEN）中。

    3.2圖像處理模塊

    由圖3可以清楚的看出圖像處理過程，攝像頭采集信號經(jīng)A/D轉(zhuǎn)換后送入ITUR656解碼器（Decoder），經(jīng)解碼后分出的Y、Cr、Cb三種基色信號數(shù)據(jù)線，這三種基色信號、控制信號和時鐘信號進入緩沖器（Buffer）后共同作用輸出Y[7：0]、Cr[7:0]、Cb[7:0]三種基色信號線給RGB模塊，通過對三種基色的混合調(diào)制便可得到彩色的圖像畫面。

    圖像傳輸過程中需要對圖像信息進行壓縮。由于通常無損壓縮的壓縮比不高，所以在很多情況下，經(jīng)過無損壓縮后的數(shù)據(jù)量仍將超過實際應用所能忍受的負荷。所以實現(xiàn)有較高壓縮比的高保真的有損圖像壓縮就很重要。

    圖3圖像處理模塊

    本算法的編碼器包括3個步驟：第1步是對原始圖像進行向量變換，第2步是動態(tài)位分配的向量量化VQ(VectorQuantization)編碼，第3步是進行一種熵編碼。相應的解碼器也包括3個步驟：解碼器由編碼器的3個步驟的逆過程按逆序組成。圖4所示為算法編碼器和解碼器的框架圖。

    圖4編碼器和解碼器的框架

    圖像處理部分是整個系統(tǒng)的核心，需要對外圍的器件進行集中控制和處理。FPGA/CPLD對圖像信號的采集、控制、存儲數(shù)據(jù)到SRAM以及從SRAM讀取數(shù)據(jù)都在這里實現(xiàn)。選用CycloneIIEP2C20F484C7芯片，利用VerilogHDL作為硬件描述語言，實現(xiàn)對各小模塊的連接控制。

    3.3VGA顯示模塊

    如圖5VGA顯示模塊所示，從攝像頭過來的信號經(jīng)過視頻解碼后到視頻處理芯片，視頻處理芯片輸出三路的R、G、B數(shù)字信號到視頻DAC，然后輸出三路的模擬R、G、B信號到顯示屏顯示。.這其中，視頻DAC的速度直接決定了輸出圖像的分辨率和刷新率，而其精度則決定了輸出圖像的質(zhì)量。DAC的速度和分辨率的關系可以通過下面的關系式得到：

    時鐘頻率=點速率=(水平分辨率)×(垂直分辨率)×(刷新率)/(回掃系數(shù))；

    水平分辨率=行的像素數(shù)目；

    垂直分辨率=幀的像素數(shù)目。